Isi kandungan:
- Langkah 1: Apa itu UART?
- Langkah 2: Spesifikasi
- Langkah 3: Pendekatan Reka Bentuk
- Langkah 4: Hasil Simulasi
- Langkah 5: Fail yang dilampirkan
Video: Reka bentuk UART dalam VHDL: 5 Langkah
2024 Pengarang: John Day | [email protected]. Diubah suai terakhir: 2024-01-30 11:09
UART bermaksud Pemancar Penerima Asinkron Sejagat. Ini adalah protokol komunikasi bersiri yang paling popular dan paling sederhana. Dalam arahan ini, anda akan belajar bagaimana merancang modul UART di VHDL.
Langkah 1: Apa itu UART?
Untuk berkomunikasi dengan pelbagai periferal, pemproses atau pengawal biasanya menggunakan komunikasi UART. Ini adalah komunikasi bersiri yang ringkas dan pantas. Oleh kerana UART adalah keperluan minimum di hampir semua pemproses, mereka biasanya dirancang sebagai inti Soft IP di VHDL atau Verilog untuk kegunaan semula dan kemudahan integrasi.
Langkah 2: Spesifikasi
Spesifikasi UART yang dirancang diberikan di bawah:
* Isyarat UART standard.
* Kadar baud yang boleh dikonfigurasi dari 600-115200.
* Persampelan = 8x @ penerima
* Reka bentuk terbukti FPGA - di papan Xilinx Artix 7.
* Diuji pada periferal UART, Hyperterminal berjaya - semua baudrates
Langkah 3: Pendekatan Reka Bentuk
-
Kami akan merancang 3 modul, yang akan kami gabungkan kemudian untuk melengkapkan UART.
- Modul Pemancar: Menjaga penghantaran data bersiri
- Modul Penerima: Menjaga penerimaan data bersiri
- Modul penjana Baud: Menjaga penjanaan jam baud.
- Modul penjana Baud boleh dikonfigurasi secara dinamik. Ia menghasilkan dua jam baud dari jam utama, mengikut kelajuan yang diinginkan. Satu untuk pemancar, yang lain untuk penerima.
- Modul penerima menggunakan kadar pensampelan 8x untuk meminimumkan kebarangkalian kesalahan dalam penerimaan, iaitu, jam baud penerima adalah jam baud pemancar 8x.
- Mengawal isyarat untuk mengawal penghantaran dan penerimaan, serta isyarat gangguan.
- Antara muka bersiri UART standard tanpa bit pariti, bit berhenti dan permulaan, 8 bit data.
- Antaramuka selari untuk berkomunikasi dengan host iaitu, pemproses atau pengawal, yang memberi makan dan menerima data selari ke dan dari UART.
Langkah 4: Hasil Simulasi
Langkah 5: Fail yang dilampirkan
* UART modul pemancar -vhd fail
* Modul penerima UART - fail vhd
* Modul penjana Baud - fail vhd
* Modul UART - Modul teratas yang mengintegrasikan modul di atas - fail vhd
* Dokumentasi lengkap Teras IP UART - pdf
Untuk sebarang pertanyaan, sila hubungi saya:
Mitu Raj
ikuti saya:
Untuk pertanyaan, hubungi: [email protected]
Disyorkan:
Reka Bentuk Permainan dalam Flick dalam 5 Langkah: 5 Langkah
Reka Bentuk Permainan dalam Flick dalam 5 Langkah: Flick adalah cara yang sangat mudah untuk membuat permainan, terutama seperti teka-teki, novel visual, atau permainan petualangan
Reka Bentuk Pengawal Cache Bersekutu Set Empat Cara Mudah dalam VHDL: 4 Langkah
Reka bentuk Pengawal Cache Set Empat Cara Mudah dalam VHDL: Dalam arahan saya sebelumnya, kami melihat bagaimana merancang pengawal cache langsung yang dipetakan. Kali ini, kita melangkah selangkah ke depan. Kami akan merancang pengawal cache gabungan empat arah yang mudah. Kelebihan? Kurang kadar rindu, tetapi dengan kos perf
Reka bentuk Pengawal Gangguan yang Dapat Diprogramkan dalam VHDL: 4 Langkah
Reka bentuk Pengawal Gangguan yang Dapat Diprogramkan di VHDL: Saya terharu dengan jenis respons yang saya dapat di blog ini. Terima kasih kawan-kawan kerana melayari blog saya dan memberi motivasi kepada saya untuk berkongsi pengetahuan saya dengan anda. Kali ini, saya akan mempersembahkan reka bentuk modul menarik lain yang kita lihat di semua SOC - Interrupt C
Reka bentuk Pengawal Cache Mudah dalam VHDL: 4 Langkah
Reka bentuk Pengawal Cache Sederhana di VHDL: Saya menulis arahan ini, kerana saya agak sukar untuk mendapatkan beberapa kod VHDL rujukan untuk belajar dan mula merancang pengawal cache. Oleh itu, saya merancang sendiri pengawal cache dari awal, dan berjaya mengujinya di FPGA. Saya mempunyai p
Reka bentuk Master I2C dalam VHDL: 5 Langkah
Reka bentuk Master I2C dalam VHDL: Dalam arahan ini, dibincangkan Merancang master I2C sederhana dalam VHDL. CATATAN: klik pada setiap gambar untuk melihat gambar penuh