Sistem Buzzer Kompetitif: 5 Langkah

2024 Pengarang: John Day | [email protected]. Diubah suai terakhir: 2024-01-30 11:08

Sistem buzzer kompetitif yang dirancang dalam projek ini sama seperti sistem buzzer yang digunakan dalam Pertandingan Bowl Sains Wilayah dan Nasional. Projek ini diilhamkan oleh penglibatan saya dengan pasukan sains sekolah menengah saya selama tiga tahun. Kami selalu mempunyai keinginan untuk mencipta sistem buzzer kunci dengan pemasa 5 saat dan 20 saat.

Untuk memberikan beberapa latar belakang pada sistem buzzer, buzzer sains diprogramkan untuk memasukkan maksimum 8 pemain (dengan 8 buzzer yang berasingan). Setelah satu buzzer ditekan, buzzer orang pertama akan menyala untuk menunjukkan pemain mana yang menerima soalan. Pemain yang selebihnya akan "terkunci" yang bermaksud bel mereka tidak akan bertindak balas sehingga moderator menetapkan semula sistem buzzer.

Setelah moderator membaca soalan, dia akan menekan butang untuk memulakan pemasa undur yang akan dipaparkan pada paparan tujuh segmen. Selepas soalan "tambah nilai", moderator dapat menekan butang kanan untuk memulakan hitung mundur dari 5 saat. Sementara itu, setelah pertanyaan "bonus", moderator dapat menekan butang kiri untuk memulakan hitungan turun dari 20 saat. Setelah pemasa mencapai sifar, bel bunyi akan menunjukkan bahawa pemain kehabisan masa.

Untuk menetapkan semula sistem dan pemasa undur, moderator dapat menekan butang tengah. Untuk menetapkan semula mekanisme penguncian dan LED pemain, suis untuk pemain 1 dan pemain 2 mestilah rendah.

Langkah 1: Bahan

Anda memerlukan perkara berikut:

• Papan Basys3 (atau papan FPGA yang setara)
• Kabel USB mikro-B
• Pembesar suara (saya menggunakan pembesar suara pasif)
• 2 wayar
• Perisian untuk dilaksanakan pada FPGA (saya menggunakan Vivado)
• Fail Sistem Buzzer yang kompetitif

Langkah 2: Rajah Kotak Hitam

Gambar rajah kotak hitam menunjukkan input dan output yang akan digunakan dalam sistem buzzer ini.

MASUK:

player1, player2 Input ini disambungkan ke dua suis pada papan Basys3. Untuk kemudahan, suis paling kiri dan paling kanan akan digunakan.

reset Butang tengah akan digunakan untuk mewakili butang reset.

count_down_20_sec Butang kiri akan digunakan untuk mewakili butang pemasa 20 saat.

count_down_5_sec Butang kanan akan digunakan untuk mewakili butang pemasa 20 saat. Untuk memastikan bahawa pemasa 20 saat dan 5 saat bermula, tahan butang sehingga paparan tujuh segmen menunjukkan pemasa.

CLK Papan FPGA akan menghasilkan jam yang berjalan dengan frekuensi 10 ns.

HASIL:

pembesar suara Output pembesar suara disambungkan ke pembesar suara luaran atau pembesar suara. Anda perlu menyambungkan pembesar suara ke port basod3 JA pmod. Langkah ini akan dinyatakan di bawah.

speaker_LED Output ini disambungkan ke LED di bahagian tengah papan, dan hanya akan menunjukkan bila output pembesar suara FPGA tinggi. Anda boleh menggunakannya untuk menguji pembesar suara luaran anda. Perhatikan bahawa beberapa port pmod mungkin tidak berfungsi dengan baik, jadi anda boleh mencuba yang lain dan menggunakan LED untuk memeriksa apakah pembesar suara harus dihidupkan.

SEGMEN Output ini dihubungkan dengan lapan segmen individu pada paparan tujuh segmen, termasuk titik perpuluhan.

DISP_EN Output ini disambungkan ke empat anod pada paparan tujuh segmen.

player_LED Output ini adalah isyarat 2-bundle yang disambungkan ke LED di atas suis pemain1 dan pemain2. Pemain pertama yang membalik suis yang sesuai akan ditunjukkan oleh LED. Perhatikan bahawa kedua-dua LED tidak dapat menyala secara serentak.

Langkah 3: Menyambungkan Pembesar Suara Luar

Untuk menyambungkan pembesar suara luaran ke papan Basys3, ambil dua wayar anda dan pasangkannya seperti yang ditunjukkan dalam gambar di atas. Garis putih menghubungkan terminal negatif pembesar suara ke port tanah di papan. Garis merah menghubungkan terminal positif pembesar suara ke port pmod JA10 di papan.

Fail kekangan direka sedemikian rupa sehingga mana-mana port dari JA1 hingga JA10 harus berfungsi. Walau bagaimanapun, beberapa pin di papan tidak responsif, jadi jika JA10 tidak berfungsi, anda boleh mencuba port lain.

Langkah 4: Rajah Struktur

Gambar di atas menunjukkan gambarajah struktur sistem buzzer kompetitif termasuk semua komponen yang membentuk modul utama. Huraian mereka adalah seperti berikut:

player_lockout_LED1 Komponen LED lockout pemain adalah mesin keadaan terhingga yang menggunakan pengekodan sekali panas. Ia mempunyai empat input: player1, player2, reset, dan CLK. Ia mengandungi output player_LED bundle 2-bit. Input dan output komponen player_lockout_LED1 semuanya dihubungkan secara langsung ke input dan output yang sama dengan modul utama.

buzzer_tone1 Komponen buzzer berdasarkan kod ini yang disiarkan di forum

stackoverflow.com/questions/22767256/vhdl-… Namun, ia diubah untuk mengeluarkan bunyi berterusan dengan frekuensi 440 Hz (Catatan). Input membolehkan disambungkan ke isyarat buzzer_enable yang merupakan output dari komponen down_counter_FSM1.

clk_div1 Komponen pembahagi jam adalah versi yang diubah suai pembahagi jam Profesor Bryan Mealy yang disediakan di PolyLearn. Ini memperlahankan jam sehingga jangka masa output adalah 1 saat.

down_counter_FSM1 Kaunter bawah adalah FSM yang direka untuk mengira hingga sifar. Dua kemungkinan masa permulaan adalah 20 atau 5 yang dipilih oleh input pengguna. Ia mengeluarkan '1' apabila pemasa telah mencapai sifar untuk menunjukkan bahawa waktu telah habis. Output ini berfungsi sebagai komponen untuk komponen nada buzzer. Kaunter juga mengeluarkan isyarat bundle 8-bit yang menghantar BCD 8-bit yang dihantar ke penyahkod segmen. Output lain adalah counter_on yang juga dihubungkan dengan input yang sah pada penyahkod segmen.

sseg_dec1 Komponen penyahkod tujuh segmen disediakan di PolyLearn dan ditulis oleh Profesor Bryan Mealy. Ia menggunakan input BCD yang disediakan oleh down_counter_FSM1, dan mengeluarkan setara perpuluhan pada paparan tujuh segmen. Apabila kaunter dihidupkan, maka input yang sah tinggi. Ini membolehkan penyahkod untuk menampilkan nombor perpuluhan pada paparan tujuh segmen. Apabila kaunter dimatikan, maka input yang sah rendah. Paparan tujuh segmen hanya akan menunjukkan empat tanda sempang.

Langkah 5: Diagram Mesin Keadaan Terhingga (FSM)

Senarai kepekaan untuk mesin keadaan terhingga termasuk pemain1, pemain2, tetapan semula, dan jam. Output FSM adalah bundle player_LED 2-bit yang disambungkan ke dua LED di papan Basys3. Mesin Keadaan Terhingga menunjukkan tiga keadaan berikut:

ST0 adalah keadaan permulaan. Dalam keadaan ini, kedua-dua LED dimatikan. FSM akan kekal dalam keadaan ini jika kedua pemain1 dan pemain2 rendah. Tetapan semula tidak segerak juga menetapkan keadaan ke ST0. Apabila suis pemain1 ditetapkan ke tinggi, keadaan seterusnya adalah ST1. Sekiranya suis pemain2 ditetapkan ke tinggi, keadaan seterusnya adalah ST2.

ST1 adalah keadaan di mana pemain1 LED menyala. FSM akan kekal dalam keadaan ini untuk sebarang input. Ini bermaksud bahawa walaupun suis pemain2 diatur ke tinggi segera setelah suis pemain1 tinggi, ia akan tetap berada di ST1. Hanya tetapan semula segerak yang boleh menetapkan keadaan seterusnya ke ST0.

ST2 adalah keadaan di mana LED player2 dihidupkan. Mirip dengan ST !, FSM akan tetap dalam keadaan ini untuk sebarang input, walaupun suis player1 diatur ke tinggi segera setelah suis pemain2 tinggi. Sekali lagi, hanya tetapan semula tidak segerak yang dapat menetapkan keadaan seterusnya ke ST0.