Isi kandungan:

Reka bentuk Master SPI dalam VHDL: 6 Langkah
Reka bentuk Master SPI dalam VHDL: 6 Langkah

Video: Reka bentuk Master SPI dalam VHDL: 6 Langkah

Video: Reka bentuk Master SPI dalam VHDL: 6 Langkah
Video: Pengantin Hafidzoh 2024, Julai
Anonim
Reka bentuk Master SPI dalam VHDL
Reka bentuk Master SPI dalam VHDL

Dalam arahan ini, kita akan merancang Master Bus SPI dari awal di VHDL.

Langkah 1: Gambaran keseluruhan SPI

  • SPI adalah bas bersiri segerak
  • Populariti dan kesederhanaannya menjadikannya standard de facto dalam komunikasi bersiri
  • Bas dupleks penuh
  • Protokol ringkas dan antara bas bersiri terpantas

Langkah 2: Spesifikasi Reka Bentuk

Ini adalah spesifikasi Master SPI yang akan kami reka:

  • Menyokong keempat-empat mod operasi; boleh dikonfigurasi secara dinamik
  • Jam membolehkan kawalan untuk penjimatan kuasa
  • Panjang dan kelajuan kata yang dapat dikonfigurasi secara statik
  • Gangguan tunggal untuk penghantaran dan penerimaan

Langkah 3: Bermula

Pertama sekali, IP kita harus mempunyai dua antara muka. Salah satunya adalah antara muka bersiri dan yang lain adalah antara muka selari. Antara muka bersiri terdiri daripada isyarat standard de-facto SPI: MOSI, MISO, SS, SCLK.

MOSI kadang-kadang dipanggil SDO dan MISO kadang-kadang dipanggil SDI.

Antara muka bersiri digunakan untuk berkomunikasi dengan periferal luaran iaitu, hamba SPI.

Antaramuka selari digunakan untuk berkomunikasi dengan tuan rumah kami, iaitu, mikrokontroler atau mikropemproses, yang sebenarnya memberitahu Master apa data yang harus dihantar dan diterima secara bersiri melalui saluran bersiri. iaitu., Semua bas data tergolong dalam antara muka selari.

Kami mempunyai jam global yang mendorong logik SPI dalaman, dan juga SCLK, yang kami hasilkan secara dalaman.

Kami juga mempunyai beberapa isyarat kawalan seperti mengaktifkan menulis, mengaktifkan jam. Dan gangguan dan isyarat status lain.

Oleh kerana kita harus menghadapi keadaan kawalan yang kompleks, adalah lebih mudah untuk merancang IP komunikasi bersiri seperti FSM. Kami akan merancang master SPI sebagai FSM juga. FSM akan dipacu oleh jam dalaman yang lain iaitu dua kali SCLK. Jam dalaman itu dihasilkan menggunakan pembilang segerak dari jam global.

Semua isyarat kawalan bahawa domain jam silang mempunyai penyegerakan agar berada di sisi yang lebih selamat.

Langkah 4: Paparan RTL Teras Induk SPI dan Bentuk Gelombang Simulasi

Paparan RTL Teras Induk SPI dan Bentuk Gelombang Simulasi
Paparan RTL Teras Induk SPI dan Bentuk Gelombang Simulasi
Paparan RTL Teras Induk SPI dan Bentuk Gelombang Simulasi
Paparan RTL Teras Induk SPI dan Bentuk Gelombang Simulasi

Ini adalah reka bentuk RTL yang kosong tanpa IP FPGA khusus yang digunakan. Oleh itu, ia adalah kod mudah alih sepenuhnya untuk FPGA mana pun.

Disyorkan:

Reka Bentuk Permainan dalam Flick dalam 5 Langkah: 5 Langkah

Reka Bentuk Permainan dalam Flick dalam 5 Langkah: 5 Langkah

Reka Bentuk Permainan dalam Flick dalam 5 Langkah: Flick adalah cara yang sangat mudah untuk membuat permainan, terutama seperti teka-teki, novel visual, atau permainan petualangan

Reka Bentuk Pengawal Cache Bersekutu Set Empat Cara Mudah dalam VHDL: 4 Langkah

Reka Bentuk Pengawal Cache Bersekutu Set Empat Cara Mudah dalam VHDL: 4 Langkah

Reka bentuk Pengawal Cache Set Empat Cara Mudah dalam VHDL: Dalam arahan saya sebelumnya, kami melihat bagaimana merancang pengawal cache langsung yang dipetakan. Kali ini, kita melangkah selangkah ke depan. Kami akan merancang pengawal cache gabungan empat arah yang mudah. Kelebihan? Kurang kadar rindu, tetapi dengan kos perf

Reka bentuk Pengawal Gangguan yang Dapat Diprogramkan dalam VHDL: 4 Langkah

Reka bentuk Pengawal Gangguan yang Dapat Diprogramkan dalam VHDL: 4 Langkah

Reka bentuk Pengawal Gangguan yang Dapat Diprogramkan di VHDL: Saya terharu dengan jenis respons yang saya dapat di blog ini. Terima kasih kawan-kawan kerana melayari blog saya dan memberi motivasi kepada saya untuk berkongsi pengetahuan saya dengan anda. Kali ini, saya akan mempersembahkan reka bentuk modul menarik lain yang kita lihat di semua SOC - Interrupt C

Reka bentuk Pengawal Cache Mudah dalam VHDL: 4 Langkah

Reka bentuk Pengawal Cache Mudah dalam VHDL: 4 Langkah

Reka bentuk Pengawal Cache Sederhana di VHDL: Saya menulis arahan ini, kerana saya agak sukar untuk mendapatkan beberapa kod VHDL rujukan untuk belajar dan mula merancang pengawal cache. Oleh itu, saya merancang sendiri pengawal cache dari awal, dan berjaya mengujinya di FPGA. Saya mempunyai p

Reka bentuk Master I2C dalam VHDL: 5 Langkah

Reka bentuk Master I2C dalam VHDL: 5 Langkah

Reka bentuk Master I2C dalam VHDL: Dalam arahan ini, dibincangkan Merancang master I2C sederhana dalam VHDL. CATATAN: klik pada setiap gambar untuk melihat gambar penuh