Isi kandungan:

Cara Menggunakan Simulasi Simulasi Vivado: 6 Langkah
Cara Menggunakan Simulasi Simulasi Vivado: 6 Langkah

Video: Cara Menggunakan Simulasi Simulasi Vivado: 6 Langkah

Video: Cara Menggunakan Simulasi Simulasi Vivado: 6 Langkah
Video: Pengenalan Software Xilinx || Praktikum FPGA 2024, November
Anonim
Cara Menggunakan Simulasi Simulasi Vivado
Cara Menggunakan Simulasi Simulasi Vivado

Saya telah melakukan projek simulasi ini untuk kelas dalam talian. Projek ini ditulis oleh Verilog. Kami akan menggunakan simulasi di Vivado untuk memvisualisasikan bentuk gelombang di allow_sr (enabled digit) dari projek jam tangan yang dibuat sebelumnya. Sebagai tambahan, kami akan menggunakan tugas sistem untuk memaparkan kesalahan yang dibuat oleh kami dalam reka bentuk.

Langkah 1: Tambahkan Sumber dan Pilih "Tambah atau Buat Sumber Simulasi

Tambah Sumber dan Pilih
Tambah Sumber dan Pilih

Langkah 2: Buat Fail Dipanggil Enable_sr_tb

Buat Fail Dipanggil Enable_sr_tb
Buat Fail Dipanggil Enable_sr_tb

Langkah 3: Buat Fail Testbench

1. Import modul allow_sr dari projek jam tangan. Itulah fail yang ingin kita simulasi

2. Buat modul testbench enable_sr_tb ();

3. Masukkan input dan output modul allow_sr (). Ingatlah bahawa input untuk allow_sr kini dalam jenis daftar sementara output menjadi jenis bersih.

4. Instantiate unit yang diuji (uut) yang merupakan allow_sr

5. Hasilkan jam yang tempoh (T) ialah 20ns

6. Gunakan pernyataan bersyarat untuk membuat sistem pemeriksaan ralat. Dalam contoh ini, kami ingin memeriksa sama ada terdapat lebih daripada satu digit yang aktif.

Catatan: Dalam fail allow_sr () yang asal, kita harus memulakan corak sebagai 4'b0011 sehingga ada dua digit yang aktif untuk membuat ralat

7. Gunakan paparan $ task system untuk menunjukkan kesalahan

8. Gunakan tugas sistem $ finish untuk menyelesaikan simulasi pada masa 400ns

Langkah 4: Tetapkan Enable_sr_tb Sebagai Tingkat Atas Di Bawah Simulasi

Tetapkan Enable_sr_tb Sebagai Tingkat Atas Di Bawah Simulasi
Tetapkan Enable_sr_tb Sebagai Tingkat Atas Di Bawah Simulasi

Langkah 5: Jalankan Simulasi Sintesis & Tingkah Laku

Jalankan Simulasi Sintesis & Tingkah Laku
Jalankan Simulasi Sintesis & Tingkah Laku
  1. Sebelum menjalankan simulasi tingkah laku, jalankan sintesis untuk memastikan bahawa tidak ada kesalahan sintaks dalam fail testbench dan unit di bawah fail ujian
  2. Jalankan simulasi tingkah laku

Langkah 6: Nilaikan Hasil Simulasi

Nilaikan Hasil Simulasi
Nilaikan Hasil Simulasi
Nilaikan Hasil Simulasi
Nilaikan Hasil Simulasi
Nilaikan Hasil Simulasi
Nilaikan Hasil Simulasi

Anda akan melihat tetingkap simulasi. Ia mengandungi panel yang berbeza.

Anda akan melihat mesej ralat di panel konsol. Ini menunjukkan lebih daripada satu digit aktif dalam tempoh simulasi.

Anda juga dapat melihat bentuk gelombang dalam skop

Dilampirkan adalah fail projek.

Disyorkan: